modelsim最新版是一款功能強大的仿真軟件，這款軟件采用了編譯技術(shù)、TCL/Tk技術(shù)，編譯仿真速度快，兼容性強大，是FPGA/ASIC設(shè)計的必備神器，需要的朋友歡迎來綠色資源網(wǎng)免費下載使用。

modelsim官方介紹

Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強有力的手段，是FPGA/ASIC設(shè)計的首選仿真軟件。

modelsim特點

· C和Tcl/Tk接口，C調(diào)試；

· 對SystemC的直接支持，和HDL任意混合；

· 支持SystemVerilog的設(shè)計功能；

· 對系統(tǒng)級描述語言的最全面支持，SystemVerilog，SystemC，PSL；

· ASIC Sign off。

· 可以單獨或同時進行行為（behavioral）、RTL級、和門級（gate-level）的代碼。

· RTL和門級優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺跨版本仿真；

· 單內(nèi)核VHDL和Verilog混合仿真；

· 源代碼模版和助手，項目管理；

· 集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、Signal Spy、虛擬對象Virtual Object、Memory窗口、Assertion窗口、源碼窗口顯示信號值、信號條件斷點等眾多調(diào)試功能；

modelsim使用教程+安裝教程